导　　师： 龚向东

授予学位： 硕士

作　　者： (）;

机构地区： 深圳大学

摘　　要： 为了保证用户的重要信息或数据在网络与通信中不被未经授权的第三方盗取,用户需要将数据加密之后进行通信。通常,最常用的数据加密方式是软件加密,即在通用微处理器上编程实现,但其加密速度普遍不高,算法实现的效率较低,安全性和可靠性有限,很多时候不能满足用户的需求。因此,需要更加快速,更加安全可靠的加密实现方式来满足人们在一些场合下的数据保密要求。基于FPGA的加密算法实现具有安全性高,加密速度快,开发周期短,开发成本较低,可重配,可靠性高以及移植性好等优点。所以,这种数据加密方式的获得了越来越多的关注。本论文在研究AES（Advanced Encryption Standard）算法基本原理及其相关数学理论知识的基础上,从四个方面对AES算法的FPGA硬件实现进行优化:首先,在总体设计上采用混合流水线结构:轮迭代间采用完全展开流水线结构,轮内采用流水线结构;其次,字节替代与行移位组合实现,减少行移位资源占用,字节替代,列混淆,密钥拓展模块使用查找表进行优化,降低运算复杂度和资源占用,通过找出关键路径并进行优化,再次提升加密速度;然后,加密过程与解密过程两者共享密钥拓扩展模块及查找替换表模块,减少了可编程逻辑资源的消耗;最后,通过FPGA内嵌的RAM（BRAM）预存查找表,从而进一步减少FPGA芯片面积的消耗。对优化后的AES算法进行综合、时序约束、布局布线,同时获得资源消耗与工作频率等参数,并与同类研究进行对比。结果证明,本设计实现了较快的加/解密速度,且资源消耗较低,在加/解密效率上有很大优势。在AES算法硬件实现优化基础上,利用自定制IP核技术将优化后的AES算法封装成IP软核,以便于在任何FPGA芯片上复用。最后,在自定制AES IP核的基础上,完成整个AES加/解密系统的设计。在专业仿真工具Modelsim上仿真验证AES加/解�

关 键 词： 关键路径 软核 加 解密系统

领　　域： []