导　　师： 韩国军

授予学位： 硕士

作　　者： (）;

机构地区： 广东工业大学

摘　　要： NAND闪存因其具有高读写速度、低能耗、非易失性、高抗震性等特点,已被作为主要存储器件广泛应用于各类电子产品中,并逐渐替代传统的机械硬盘,应用于数据中心。为了进一步提高NAND闪存的存储密度和性价比,NAND闪存一方面通过缩减制程工艺来提高存储密度,另一方面通过采用多电平存储技术(每个存储单元存储多个比特)来提高存储密度。然而,制程工艺的缩减和多电平存储技术在提高存储密度。同时,大大加剧了闪存单元内部间的干扰。从而使得闪存存储单元的阈值电压出现波动,导致了数据存储可靠性大大降低。NAND闪存中,持久性干扰(Retention Noise)的影响是NAND闪存阈值电压分布动态变化的主要原因之一。为了对抗闪存中所存在的干扰,纠错编码(Error-correcting Codes,ECCs)技术被运用到NAND闪存之中。在纠错编码技术之中,Bose-Chaudhuri-Hocquenghem(BCH)码采用硬判决(Hard-Decision)译码,具有较快的译码速度,从而被广泛应用于NAND闪存的纠错编码方案之中。但随着多级电平闪存(Multi-Level Cell,MLC)存储技术的普及,采用这种存储技术的闪存单元内部干扰增大,从而导致干扰的程度超过了BCH码这种使用硬判决译码的纠错编码的纠错能力。因此,一些使用软判决译码的纠错编码,例如:Reed-Solomon(RS)码、低密度奇偶校验(Low-Density Parity Check,LDPC)码,从而被人们所关注及研究。其中LDPC码因其性能逼近香农限(Shannon Limit),从而被广泛应用于MLC型闪存中。本文以多级电平闪存信道下的LDPC码译码算法研究为基础,主要对LDPC码的串行译码算法进行优化。本文主要根据闪存阈值电压分布的特点,对串行译码算法进行动态地选择节点更新,以实现更好的译码性能。本文具体的研究内容和成果如下所示:(1)研究NAND闪存的内部结构及其内部存在的主要干扰,并分析各种干扰发生时的闪存阈值电压�

关 键 词： 闪存 低密度奇偶检验 码 串行调度算法 参考电压 检测算法

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