作　　者： ; ; ;

机构地区： 中国科学院电子学研究所

出　　处： 《电子器件》 2007年第5期1634-1637,共4页

摘　　要： 雷达定时器是雷达系统的重要组成部分,它的可靠性和稳定性是雷达系统可靠工作的基础.文章分析了雷达定时器的结构,结合FPGA的特点,提出一种基于有限状态机的通用雷达定时器的设计方法,并在FPGA中予以实现.仿真及实验测试表明,该设计的定时精度达到纳秒级,脉冲间相对延时可大于200μs,可以很好地满足系统性能要求.本方法具有结构简单紧凑、成本低、可靠性高、精度高等优点. Radar timer is a very important part of the radar system,and its reliability and stability are the basis of a reliable radar system.The paper analyses the framework of the radar timer,presents an approach to design the timer based on FSM(Finite State Machine) combining the characteristics of FPGA(Field Programmable Gate Array),implements it in FPGA.The simulations and experimental test reveal that the timer precision is in ns-level,and the delay between the impulses can be greater than 200 μs.It proves that...

关 键 词： 雷达定时器 有限状态机

领　　域： [电子电信] [电子电信]